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2013-05-23 12:21
求翻譯：The USB module as shown in Figure 5 is supported by a 12MHz operating frequency which will be regenerated by a phase lock loop (PLL) to produce 48 or 6 MHz for FS and LS mode operation respectively. The chip architecture and the EP memory buffer can support 16 logical EPs and 5 physical EPs for FS, and 3 physical EPs 是什么意思？ 待解決
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The USB module as shown in Figure 5 is supported by a 12MHz operating frequency which will be regenerated by a phase lock loop (PLL) to produce 48 or 6 MHz for FS and LS mode operation respectively. The chip architecture and the EP memory buffer can support 16 logical EPs and 5 physical EPs for FS, and 3 physical EPs
問題補充： |
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2013-05-23 12:21:38
在圖5所示的USB模塊支持12MHz的工作頻率將再生一個鎖相環（PLL），分別產生48或6兆赫的FS和LS模式操作。芯片架構和EP內存緩沖區，可以支持16個邏輯EPS FS 5物理EPS，3 LS物理EPS。邏輯EP是EP主機可見。一個邏輯EP號碼可以分配到兩個物理EPS，但是這兩個EPS可以有不同的特點。控制傳輸過程中，安裝包傳送到解碼安裝包設置數據緩沖區。設備地址緩沖存儲設備是由主機設備枚舉過程中分配的地址。
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2013-05-23 12:23:18
usb模塊如圖5所示是一個支持的12mhz的頻率將會重新生成操作的一個鎖相環(pll),產生48個或6mhz分別用于fs和ls模式操作。 該芯片架構和ep內存緩沖區可以支持16個邏輯eps和5個物理的epsfs和物理的eps3ls。 ep是一項環保的邏輯數的主機可見。 一個邏輯ep號碼可以被分配到兩個物理eps,但這兩個eps可以具有不同的特性。
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2013-05-23 12:24:58
如圖5所顯示將由階段鎖圈的12MHz操作頻率支持USB模塊(PLL)再生導致48或6兆赫為FS和LS各自方式操作。 晶片結構和EP記憶緩沖可能支持16邏輯EPs和5物理EPs為FS和3物理EPs為LS。 邏輯EP是EP數字可看見到主人。 一個邏輯EP數字可以被分配到二物理EPs，但這二EPs可能有不同的特征。 在控制轉移期間，設定小包尋址對設定數據緩沖區，設定小包被解碼。 設備地址緩沖存儲器由主人分配在設備列舉期間的設備地址。
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2013-05-23 12:26:38
12 MHz 操作，將重新生成的鎖相環 （PLL） 分別產生 48 或 6 MHz 為財政司司長和 LS 模式操作的頻率受支持的 USB 模塊，如圖 5 所示。芯片結構和 EP 的內存緩沖區可支持 16 邏輯 EPs 和 5 物理 EPs 為財政司司長和 3 物理 EPs ls。邏輯的 EP 是 EP 數字可見到主機。一個邏輯 EP 號碼可以分配給兩個物理 EPs，但這些兩個 EPs 可以有不同的特點。控制在傳輸過程中安裝數據包將被路由到安裝程序數據緩沖區進行解碼安裝包的位置。設備地址緩沖區存儲分配由主機設備枚舉過程中的設備地址。
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2013-05-23 12:28:18
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